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“对DRAM访存操作时有刷新请求则刷新请求等代”这句话是对的吗?

gecimao 发表于 2019-07-25 19:07 | 查看: | 回复:

  “对DRAM访存操作时有刷新请求,则刷新请求等代”这句话是对的吗?请说明理由

  “对DRAM访存操作时有刷新请求,则刷新请求等代”这句话是对的吗?请说明理由

  谢谢,可是如果这是对的,那么DRAM控制器中的仲裁电路有什么用呢,它不是用来对访存操作和刷新请求的优先权进行判定的么?...

  谢谢,可是如果这是对的,那么DRAM控制器中的仲裁电路有什么用呢,它不是用来对访存操作和刷新请求的优先权进行判定的么?

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  动态读写存贮器(DRAM),以其速度快、集成度高、功耗小、价格低在微型计算机中得到极其广泛地使用。但动态存储器同静态存储器有不同的工作原理。它是靠内部寄生电容充放电来记忆信息,电容充有电荷为逻辑1,不充电为逻辑0。欲深入了解动态RAM的基本原理请点击。 动态存储器有多种系列,如61系列、37系列、41系列、21系列等。图示为2164芯片的引脚图。将鼠标指向相应引脚可看到其对引脚功能。它是一个64K 1bit的DRAM芯片,将8片并接起来,可以构成64KB的动态存储器。

  每片只有一条输入数据线K地址,必须在系统地址总线和芯片地址引线之间专门设计一个地址形成电路。使系统地址总线个地址的引脚上,借助芯片内部的行锁存器、列锁存器和译码电路选定芯片内的存储单元,锁存信号也靠着外部地址电路产生。

  当要从DRAM芯片中读出数据时,CPU 首先将行地址加在A0-A7上,而后送出RAS 锁存信号,该信号的下降沿将地址锁存在芯片内部。接着将列地址加到芯片的A0-A7上,再送CAS锁存信号,也是在信号的下降沿将列地址锁存在芯片内部。然后保持WE=1,则在CAS有效期间数据输出并保持。

  当需要把数据写入芯片时,行列地址先后将RAS和CAS锁存在芯片内部,然后,WE有效,加上要写入的数据,则将该数据写入选中的存贮单元。

  由于电容不可能长期保持电荷不变,必须定时对动态存储电路的各存储单元执行重读操作,以保持电荷稳定,这个过程称为动态存储器刷新。PC/XT机中DRAM的刷新是利用DMA实现的。首先应用可编程定时器8253的计数器1,每隔1⒌12μs产生一次DMA请求,该请求加在DMA控制器的0通道上。当DMA控制器0通道的请求得到响应时,DMA控制 器送出到刷新地址信号,对动态存储器执行读操作,每读一次刷新一行。

  只读存贮器(ROM)有多种类型。由于EPROM和EEPROM存贮容量大,可多次擦除后重新对它进行编程而写入新的内容,使用十分方便。尤其是厂家为用户提供了单独地擦除器、编程器或插在各种微型机上的编程卡,大大方便了用户。因此,这种类型的只读存贮器得到了极其广泛的应用。7. RAM的工作时序

  为保证存储器准确无误地工作,加到存储器上的地址、数据和控制信号必须遵守几个时间边界条件。

  由于地址缓冲器、译码器及输入/输出电路存在延时,在地址信号加到存储器上之后,必须等待一段时间tAA,数据才能稳定地传输到数据输出端,这段时间称为地址存取时间。如果在RAM的地址输入端已经有稳定地址的条件下,加入选片信号,从选片信号有效到数据稳定输出,这段时间间隔记为tACS。显然在进行存储器读操作时,只有在地址和选片信号加入,且分别等待tAA和tACS以后,被读单元的内容才能稳定地出现在数据输出端,这两个条件必须同时满足。图中tRC为读周期,他表示该芯片连续进行两次读操作必须的时间间隔。

  由于地址改变时,新地址的稳定需要经过一段时间,如果在这段时间内加入写控制信号(即 变低),就可能将数据错误地写入其他单元。为防止这种情况出现,在写控制信号有效前,地址必须稳定一段时间tAS,这段时间称为地址建立时间。同时在写信号失效后,地址信号至少还要维持一段写恢复时间tWR。为了保证速度最慢的存储器芯片的写入,写信号有效的时间不得小于写脉冲宽度tWP。此外,对于写入的数据,应在写信号tDW时间内保持稳定,且在写信号失效后继续保持tDH时间。在时序图中还给出了写周期tWC,它反应了连续进行两次写操作所需要的最小时间间隔。对大多数静态半导体存储器来说,读周期和写周期是相等的,一般为十几到几十ns。

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